arch/arm/cpu/armv7/mx6/soc.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <asm/armv7.h>
  12 #include <asm/bootm.h>
  13 #include <asm/pl310.h>
  14 #include <asm/errno.h>
  15 #include <asm/io.h>
  16 #include <asm/arch/imx-regs.h>
  17 #include <asm/arch/clock.h>
  18 #include <asm/arch/sys_proto.h>
  19 #include <asm/imx-common/boot_mode.h>
  20 #include <asm/imx-common/dma.h>
  21 #include <stdbool.h>
  22 #include <asm/arch/mxc_hdmi.h>
  23 #include <asm/arch/crm_regs.h>
  24 #include <dm.h>
  25 #include <imx_thermal.h>
  26
  27 enum ldo_reg {
  28         LDO_ARM,
  29         LDO_SOC,
  30         LDO_PU,
  31 };
  32
  33 struct scu_regs {
  34         u32     ctrl;
  35         u32     config;
  36         u32     status;
  37         u32     invalidate;
  38         u32     fpga_rev;
  39 };
  40
  41 #if defined(CONFIG_IMX6_THERMAL)
  42 static const struct imx_thermal_plat imx6_thermal_plat = {
  43         .regs = (void *)ANATOP_BASE_ADDR,
  44         .fuse_bank = 1,
  45         .fuse_word = 6,
  46 };
  47
  48 U_BOOT_DEVICE(imx6_thermal) = {
  49         .name = "imx_thermal",
  50         .platdata = &imx6_thermal_plat,
  51 };
  52 #endif
  53
  54 u32 get_nr_cpus(void)
  55 {
  56         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  57         return readl(&scu->config) & 3;
  58 }
  59
  60 u32 get_cpu_rev(void)
  61 {
  62         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
  63         u32 reg = readl(&anatop->digprog_sololite);
  64         u32 type = ((reg >> 16) & 0xff);
  65         u32 major;
  66
  67         if (type != MXC_CPU_MX6SL) {
  68                 reg = readl(&anatop->digprog);
  69                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  70                 u32 cfg = readl(&scu->config) & 3;
  71                 type = ((reg >> 16) & 0xff);
  72                 if (type == MXC_CPU_MX6DL) {
  73                         if (!cfg)
  74                                 type = MXC_CPU_MX6SOLO;
  75                 }
  76
  77                 if (type == MXC_CPU_MX6Q) {
  78                         if (cfg == 1)
  79                                 type = MXC_CPU_MX6D;
  80                 }
  81
  82         }
  83         major = ((reg >> 8) & 0xff);
  84         reg &= 0xff;            /* mx6 silicon revision */
  85         return (type << 12) | (reg + (0x10 * (major + 1)));
  86 }
  87
  88 /*
  89  * OCOTP_CFG3[17:16] (see Fusemap Description Table offset 0x440)
  90  * defines a 2-bit SPEED_GRADING
  91  */
  92 #define OCOTP_CFG3_SPEED_SHIFT  16
  93 #define OCOTP_CFG3_SPEED_800MHZ 0
  94 #define OCOTP_CFG3_SPEED_850MHZ 1
  95 #define OCOTP_CFG3_SPEED_1GHZ   2
  96 #define OCOTP_CFG3_SPEED_1P2GHZ 3
  97
  98 u32 get_cpu_speed_grade_hz(void)
  99 {
 100         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 101         struct fuse_bank *bank = &ocotp->bank[0];
 102         struct fuse_bank0_regs *fuse =
 103                 (struct fuse_bank0_regs *)bank->fuse_regs;
 104         uint32_t val;
 105
 106         val = readl(&fuse->cfg3);
 107         val >>= OCOTP_CFG3_SPEED_SHIFT;
 108         val &= 0x3;
 109
 110         switch (val) {
 111         /* Valid for IMX6DQ */
 112         case OCOTP_CFG3_SPEED_1P2GHZ:
 113                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
 114                         return 1200000000;
 115         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 116         case OCOTP_CFG3_SPEED_1GHZ:
 117                 return 996000000;
 118         /* Valid for IMX6DQ */
 119         case OCOTP_CFG3_SPEED_850MHZ:
 120                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
 121                         return 852000000;
 122         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 123         case OCOTP_CFG3_SPEED_800MHZ:
 124                 return 792000000;
 125         }
 126         return 0;
 127 }
 128
 129 /*
 130  * OCOTP_MEM0[7:6] (see Fusemap Description Table offset 0x480)
 131  * defines a 2-bit Temperature Grade
 132  *
 133  * return temperature grade and min/max temperature in celcius
 134  */
 135 #define OCOTP_MEM0_TEMP_SHIFT          6
 136
 137 u32 get_cpu_temp_grade(int *minc, int *maxc)
 138 {
 139         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 140         struct fuse_bank *bank = &ocotp->bank[1];
 141         struct fuse_bank1_regs *fuse =
 142                 (struct fuse_bank1_regs *)bank->fuse_regs;
 143         uint32_t val;
 144
 145         val = readl(&fuse->mem0);
 146         val >>= OCOTP_MEM0_TEMP_SHIFT;
 147         val &= 0x3;
 148
 149         if (minc && maxc) {
 150                 if (val == TEMP_AUTOMOTIVE) {
 151                         *minc = -40;
 152                         *maxc = 125;
 153                 } else if (val == TEMP_INDUSTRIAL) {
 154                         *minc = -40;
 155                         *maxc = 105;
 156                 } else if (val == TEMP_EXTCOMMERCIAL) {
 157                         *minc = -20;
 158                         *maxc = 105;
 159                 } else {
 160                         *minc = 0;
 161                         *maxc = 95;
 162                 }
 163         }
 164         return val;
 165 }
 166
 167 #ifdef CONFIG_REVISION_TAG
 168 u32 __weak get_board_rev(void)
 169 {
 170         u32 cpurev = get_cpu_rev();
 171         u32 type = ((cpurev >> 12) & 0xff);
 172         if (type == MXC_CPU_MX6SOLO)
 173                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
 174
 175         if (type == MXC_CPU_MX6D)
 176                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
 177
 178         return cpurev;
 179 }
 180 #endif
 181
 182 void init_aips(void)
 183 {
 184         struct aipstz_regs *aips1, *aips2;
 185 #ifdef CONFIG_MX6SX
 186         struct aipstz_regs *aips3;
 187 #endif
 188
 189         aips1 = (struct aipstz_regs *)AIPS1_BASE_ADDR;
 190         aips2 = (struct aipstz_regs *)AIPS2_BASE_ADDR;
 191 #ifdef CONFIG_MX6SX
 192         aips3 = (struct aipstz_regs *)AIPS3_CONFIG_BASE_ADDR;
 193 #endif
 194
 195         /*
 196          * Set all MPROTx to be non-bufferable, trusted for R/W,
 197          * not forced to user-mode.
 198          */
 199         writel(0x77777777, &aips1->mprot0);
 200         writel(0x77777777, &aips1->mprot1);
 201         writel(0x77777777, &aips2->mprot0);
 202         writel(0x77777777, &aips2->mprot1);
 203
 204         /*
 205          * Set all OPACRx to be non-bufferable, not require
 206          * supervisor privilege level for access,allow for
 207          * write access and untrusted master access.
 208          */
 209         writel(0x00000000, &aips1->opacr0);
 210         writel(0x00000000, &aips1->opacr1);
 211         writel(0x00000000, &aips1->opacr2);
 212         writel(0x00000000, &aips1->opacr3);
 213         writel(0x00000000, &aips1->opacr4);
 214         writel(0x00000000, &aips2->opacr0);
 215         writel(0x00000000, &aips2->opacr1);
 216         writel(0x00000000, &aips2->opacr2);
 217         writel(0x00000000, &aips2->opacr3);
 218         writel(0x00000000, &aips2->opacr4);
 219
 220 #ifdef CONFIG_MX6SX
 221         /*
 222          * Set all MPROTx to be non-bufferable, trusted for R/W,
 223          * not forced to user-mode.
 224          */
 225         writel(0x77777777, &aips3->mprot0);
 226         writel(0x77777777, &aips3->mprot1);
 227
 228         /*
 229          * Set all OPACRx to be non-bufferable, not require
 230          * supervisor privilege level for access,allow for
 231          * write access and untrusted master access.
 232          */
 233         writel(0x00000000, &aips3->opacr0);
 234         writel(0x00000000, &aips3->opacr1);
 235         writel(0x00000000, &aips3->opacr2);
 236         writel(0x00000000, &aips3->opacr3);
 237         writel(0x00000000, &aips3->opacr4);
 238 #endif
 239 }
 240
 241 static void clear_ldo_ramp(void)
 242 {
 243         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 244         int reg;
 245
 246         /* ROM may modify LDO ramp up time according to fuse setting, so in
 247          * order to be in the safe side we neeed to reset these settings to
 248          * match the reset value: 0'b00
 249          */
 250         reg = readl(&anatop->ana_misc2);
 251         reg &= ~(0x3f << 24);
 252         writel(reg, &anatop->ana_misc2);
 253 }
 254
 255 /*
 256  * Set the PMU_REG_CORE register
 257  *
 258  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
 259  * Possible values are from 0.725V to 1.450V in steps of
 260  * 0.025V (25mV).
 261  */
 262 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
 263 {
 264         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 265         u32 val, step, old, reg = readl(&anatop->reg_core);
 266         u8 shift;
 267
 268         if (mv < 725)
 269                 val = 0x00;     /* Power gated off */
 270         else if (mv > 1450)
 271                 val = 0x1F;     /* Power FET switched full on. No regulation */
 272         else
 273                 val = (mv - 700) / 25;
 274
 275         clear_ldo_ramp();
 276
 277         switch (ldo) {
 278         case LDO_SOC:
 279                 shift = 18;
 280                 break;
 281         case LDO_PU:
 282                 shift = 9;
 283                 break;
 284         case LDO_ARM:
 285                 shift = 0;
 286                 break;
 287         default:
 288                 return -EINVAL;
 289         }
 290
 291         old = (reg & (0x1F << shift)) >> shift;
 292         step = abs(val - old);
 293         if (step == 0)
 294                 return 0;
 295
 296         reg = (reg & ~(0x1F << shift)) | (val << shift);
 297         writel(reg, &anatop->reg_core);
 298
 299         /*
 300          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
 301          * step
 302          */
 303         udelay(3 * step);
 304
 305         return 0;
 306 }
 307
 308 static void imx_set_wdog_powerdown(bool enable)
 309 {
 310         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
 311         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
 312
 313 #ifdef CONFIG_MX6SX
 314         struct wdog_regs *wdog3 = (struct wdog_regs *)WDOG3_BASE_ADDR;
 315         writew(enable, &wdog3->wmcr);
 316 #endif
 317
 318         /* Write to the PDE (Power Down Enable) bit */
 319         writew(enable, &wdog1->wmcr);
 320         writew(enable, &wdog2->wmcr);
 321 }
 322
 323 static void set_ahb_rate(u32 val)
 324 {
 325         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 326         u32 reg, div;
 327
 328         div = get_periph_clk() / val - 1;
 329         reg = readl(&mxc_ccm->cbcdr);
 330
 331         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
 332                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
 333 }
 334
 335 static void clear_mmdc_ch_mask(void)
 336 {
 337         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 338
 339         /* Clear MMDC channel mask */
 340         writel(0, &mxc_ccm->ccdr);
 341 }
 342
 343 static void init_bandgap(void)
 344 {
 345         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 346         /*
 347          * Ensure the bandgap has stabilized.
 348          */
 349         while (!(readl(&anatop->ana_misc0) & 0x80))
 350                 ;
 351         /*
 352          * For best noise performance of the analog blocks using the
 353          * outputs of the bandgap, the reftop_selfbiasoff bit should
 354          * be set.
 355          */
 356         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
 357 }
 358
 359
 360 #ifdef CONFIG_MX6SL
 361 static void set_preclk_from_osc(void)
 362 {
 363         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 364         u32 reg;
 365
 366         reg = readl(&mxc_ccm->cscmr1);
 367         reg |= MXC_CCM_CSCMR1_PER_CLK_SEL_MASK;
 368         writel(reg, &mxc_ccm->cscmr1);
 369 }
 370 #endif
 371
 372 #define SRC_SCR_WARM_RESET_ENABLE       0
 373
 374 static void init_src(void)
 375 {
 376         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
 377         u32 val;
 378
 379         /*
 380          * force warm reset sources to generate cold reset
 381          * for a more reliable restart
 382          */
 383         val = readl(&src_regs->scr);
 384         val &= ~(1 << SRC_SCR_WARM_RESET_ENABLE);
 385         writel(val, &src_regs->scr);
 386 }
 387
 388 int arch_cpu_init(void)
 389 {
 390         init_aips();
 391
 392         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
 393         clear_mmdc_ch_mask();
 394
 395         /*
 396          * Disable self-bias circuit in the analog bandap.
 397          * The self-bias circuit is used by the bandgap during startup.
 398          * This bit should be set after the bandgap has initialized.
 399          */
 400         init_bandgap();
 401
 402         /*
 403          * When low freq boot is enabled, ROM will not set AHB
 404          * freq, so we need to ensure AHB freq is 132MHz in such
 405          * scenario.
 406          */
 407         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
 408                 set_ahb_rate(132000000);
 409
 410                 /* Set perclk to source from OSC 24MHz */
 411 #if defined(CONFIG_MX6SL)
 412         set_preclk_from_osc();
 413 #endif
 414
 415         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
 416
 417 #ifdef CONFIG_APBH_DMA
 418         /* Start APBH DMA */
 419         mxs_dma_init();
 420 #endif
 421
 422         init_src();
 423
 424         return 0;
 425 }
 426
 427 int board_postclk_init(void)
 428 {
 429         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
 430
 431         return 0;
 432 }
 433
 434 #ifndef CONFIG_SYS_DCACHE_OFF
 435 void enable_caches(void)
 436 {
 437 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 438         enum dcache_option option = DCACHE_WRITETHROUGH;
 439 #else
 440         enum dcache_option option = DCACHE_WRITEBACK;
 441 #endif
 442
 443         /* Avoid random hang when download by usb */
 444         invalidate_dcache_all();
 445
 446         /* Enable D-cache. I-cache is already enabled in start.S */
 447         dcache_enable();
 448
 449         /* Enable caching on OCRAM and ROM */
 450         mmu_set_region_dcache_behaviour(ROMCP_ARB_BASE_ADDR,
 451                                         ROMCP_ARB_END_ADDR,
 452                                         option);
 453         mmu_set_region_dcache_behaviour(IRAM_BASE_ADDR,
 454                                         IRAM_SIZE,
 455                                         option);
 456 }
 457 #endif
 458
 459 #if defined(CONFIG_FEC_MXC)
 460 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 461 {
 462         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 463         struct fuse_bank *bank = &ocotp->bank[4];
 464         struct fuse_bank4_regs *fuse =
 465                         (struct fuse_bank4_regs *)bank->fuse_regs;
 466
 467         u32 value = readl(&fuse->mac_addr_high);
 468         mac[0] = (value >> 8);
 469         mac[1] = value ;
 470
 471         value = readl(&fuse->mac_addr_low);
 472         mac[2] = value >> 24 ;
 473         mac[3] = value >> 16 ;
 474         mac[4] = value >> 8 ;
 475         mac[5] = value ;
 476
 477 }
 478 #endif
 479
 480 void boot_mode_apply(unsigned cfg_val)
 481 {
 482         unsigned reg;
 483         struct src *psrc = (struct src *)SRC_BASE_ADDR;
 484         writel(cfg_val, &psrc->gpr9);
 485         reg = readl(&psrc->gpr10);
 486         if (cfg_val)
 487                 reg |= 1 << 28;
 488         else
 489                 reg &= ~(1 << 28);
 490         writel(reg, &psrc->gpr10);
 491 }
 492 /*
 493  * cfg_val will be used for
 494  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
 495  * After reset, if GPR10[28] is 1, ROM will use GPR9[25:0]
 496  * instead of SBMR1 to determine the boot device.
 497  */
 498 const struct boot_mode soc_boot_modes[] = {
 499         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
 500         /* reserved value should start rom usb */
 501         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
 502         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
 503         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
 504         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
 505         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
 506         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
 507         /* 4 bit bus width */
 508         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
 509         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
 510         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
 511         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
 512         {NULL,          0},
 513 };
 514
 515 void s_init(void)
 516 {
 517         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 518         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 519         u32 mask480;
 520         u32 mask528;
 521         u32 reg, periph1, periph2;
 522
 523         if (is_cpu_type(MXC_CPU_MX6SX))
 524                 return;
 525
 526         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
 527          * to make sure PFD is working right, otherwise, PFDs may
 528          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
 529          * workaround in ROM code, as bus clock need it
 530          */
 531
 532         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
 533                 ANATOP_PFD_CLKGATE_MASK(1) |
 534                 ANATOP_PFD_CLKGATE_MASK(2) |
 535                 ANATOP_PFD_CLKGATE_MASK(3);
 536         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
 537                 ANATOP_PFD_CLKGATE_MASK(3);
 538
 539         reg = readl(&ccm->cbcmr);
 540         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
 541                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
 542         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
 543                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
 544
 545         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
 546         if ((periph2 != 0x2) && (periph1 != 0x2))
 547                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
 548
 549         if ((periph2 != 0x1) && (periph1 != 0x1) &&
 550                 (periph2 != 0x3) && (periph1 != 0x3))
 551                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
 552
 553         writel(mask480, &anatop->pfd_480_set);
 554         writel(mask528, &anatop->pfd_528_set);
 555         writel(mask480, &anatop->pfd_480_clr);
 556         writel(mask528, &anatop->pfd_528_clr);
 557 }
 558
 559 #ifdef CONFIG_IMX_HDMI
 560 void imx_enable_hdmi_phy(void)
 561 {
 562         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 563         u8 reg;
 564         reg = readb(&hdmi->phy_conf0);
 565         reg |= HDMI_PHY_CONF0_PDZ_MASK;
 566         writeb(reg, &hdmi->phy_conf0);
 567         udelay(3000);
 568         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
 569         writeb(reg, &hdmi->phy_conf0);
 570         udelay(3000);
 571         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
 572         writeb(reg, &hdmi->phy_conf0);
 573         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
 574 }
 575
 576 void imx_setup_hdmi(void)
 577 {
 578         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 579         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 580         int reg;
 581
 582         /* Turn on HDMI PHY clock */
 583         reg = readl(&mxc_ccm->CCGR2);
 584         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
 585                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
 586         writel(reg, &mxc_ccm->CCGR2);
 587         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
 588         reg = readl(&mxc_ccm->chsccdr);
 589         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
 590                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
 591                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
 592         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
 593                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
 594                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
 595                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
 596         writel(reg, &mxc_ccm->chsccdr);
 597 }
 598 #endif
 599
 600 #ifndef CONFIG_SYS_L2CACHE_OFF
 601 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
 602 void v7_outer_cache_enable(void)
 603 {
 604         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 605         unsigned int val;
 606
 607
 608         /*
 609          * Set bit 22 in the auxiliary control register. If this bit
 610          * is cleared, PL310 treats Normal Shared Non-cacheable
 611          * accesses as Cacheable no-allocate.
 612          */
 613         setbits_le32(&pl310->pl310_aux_ctrl, L310_SHARED_ATT_OVERRIDE_ENABLE);
 614
 615 #if defined CONFIG_MX6SL
 616         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
 617         val = readl(&iomux->gpr[11]);
 618         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
 619                 /* L2 cache configured as OCRAM, reset it */
 620                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
 621                 writel(val, &iomux->gpr[11]);
 622         }
 623 #endif
 624
 625         /* Must disable the L2 before changing the latency parameters */
 626         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 627
 628         writel(0x132, &pl310->pl310_tag_latency_ctrl);
 629         writel(0x132, &pl310->pl310_data_latency_ctrl);
 630
 631         val = readl(&pl310->pl310_prefetch_ctrl);
 632
 633         /* Turn on the L2 I/D prefetch */
 634         val |= 0x30000000;
 635
 636         /*
 637          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
 638          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
 639          * But according to ARM PL310 errata: 752271
 640          * ID: 752271: Double linefill feature can cause data corruption
 641          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
 642          * Workaround: The only workaround to this erratum is to disable the
 643          * double linefill feature. This is the default behavior.
 644          */
 645
 646 #ifndef CONFIG_MX6Q
 647         val |= 0x40800000;
 648 #endif
 649         writel(val, &pl310->pl310_prefetch_ctrl);
 650
 651         val = readl(&pl310->pl310_power_ctrl);
 652         val |= L2X0_DYNAMIC_CLK_GATING_EN;
 653         val |= L2X0_STNDBY_MODE_EN;
 654         writel(val, &pl310->pl310_power_ctrl);
 655
 656         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 657 }
 658
 659 void v7_outer_cache_disable(void)
 660 {
 661         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 662
 663         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 664 }
 665 #endif /* !CONFIG_SYS_L2CACHE_OFF */