arch/arm/cpu/armv7/ls102xa/Kconfig

   1 config ARCH_LS1021A
   2         bool
   3         select SYS_FSL_ERRATUM_A008378
   4         select SYS_FSL_ERRATUM_A008407
   5         select SYS_FSL_ERRATUM_A009663
   6         select SYS_FSL_ERRATUM_A009942
   7         select SYS_FSL_ERRATUM_A010315
   8         select SYS_FSL_HAS_CCI400
   9         select SYS_FSL_SRDS_1
  10         select SYS_HAS_SERDES
  11         select SYS_FSL_DDR_BE if SYS_FSL_DDR
  12         select SYS_FSL_DDR_VER_50 if SYS_FSL_DDR
  13         select SYS_FSL_HAS_DDR3 if SYS_FSL_DDR
  14         select SYS_FSL_HAS_DDR4 if SYS_FSL_DDR
  15         select SYS_FSL_HAS_SEC
  16         select SYS_FSL_SEC_COMPAT_5
  17         select SYS_FSL_SEC_LE
  18         imply SCSI
  19         imply CMD_PCI
  20
  21 menu "LS102xA architecture"
  22         depends on ARCH_LS1021A
  23
  24 config FSL_PCIE_COMPAT
  25         string "PCIe compatible of Kernel DT"
  26         depends on PCIE_LAYERSCAPE
  27         default "fsl,ls1021a-pcie" if ARCH_LS1021A
  28         help
  29           This compatible is used to find pci controller node in Kernel DT
  30           to complete fixup.
  31
  32 config LS1_DEEP_SLEEP
  33         bool "Deep sleep"
  34         depends on ARCH_LS1021A
  35
  36 config MAX_CPUS
  37         int "Maximum number of CPUs permitted for LS102xA"
  38         depends on ARCH_LS1021A
  39         default 2
  40         help
  41           Set this number to the maximum number of possible CPUs in the SoC.
  42           SoCs may have multiple clusters with each cluster may have multiple
  43           ports. If some ports are reserved but higher ports are used for
  44           cores, count the reserved ports. This will allocate enough memory
  45           in spin table to properly handle all cores.
  46
  47 config SECURE_BOOT
  48         bool    "Secure Boot"
  49         help
  50                 Enable Freescale Secure Boot feature. Normally selected
  51                 by defconfig. If unsure, do not change.
  52
  53 config SYS_CCI400_OFFSET
  54         hex "Offset for CCI400 base"
  55         depends on SYS_FSL_HAS_CCI400
  56         default 0x180000
  57         help
  58           Offset for CCI400 base.
  59           CCI400 base addr = CCSRBAR + CCI400_OFFSET
  60
  61 config SYS_FSL_ERRATUM_A010315
  62         bool "Workaround for PCIe erratum A010315"
  63
  64 config SYS_FSL_HAS_CCI400
  65         bool
  66
  67 config SYS_FSL_SRDS_1
  68         bool
  69
  70 config SYS_FSL_SRDS_2
  71         bool
  72
  73 config SYS_HAS_SERDES
  74         bool
  75
  76 config SYS_FSL_IFC_BANK_COUNT
  77         int "Maximum banks of Integrated flash controller"
  78         depends on ARCH_LS1021A
  79         default 8
  80
  81 config SYS_FSL_ERRATUM_A008407
  82         bool
  83
  84 endmenu