arch/arm/cpu/arm926ejs/mxs/mxs.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Freescale i.MX23/i.MX28 common code
   4  *
   5  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   6  * on behalf of DENX Software Engineering GmbH
   7  *
   8  * Based on code from LTIB:
   9  * Copyright (C) 2010 Freescale Semiconductor, Inc.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <linux/errno.h>
  15 #include <asm/io.h>
  16 #include <asm/arch/clock.h>
  17 #include <asm/mach-imx/dma.h>
  18 #include <asm/arch/gpio.h>
  19 #include <asm/arch/iomux.h>
  20 #include <asm/arch/imx-regs.h>
  21 #include <asm/arch/sys_proto.h>
  22 #include <linux/compiler.h>
  23
  24 DECLARE_GLOBAL_DATA_PTR;
  25
  26 /* Lowlevel init isn't used on i.MX28, so just have a dummy here */
  27 __weak void lowlevel_init(void) {}
  28
  29 void reset_cpu(ulong ignored) __attribute__((noreturn));
  30
  31 void reset_cpu(ulong ignored)
  32 {
  33         struct mxs_rtc_regs *rtc_regs =
  34                 (struct mxs_rtc_regs *)MXS_RTC_BASE;
  35         struct mxs_lcdif_regs *lcdif_regs =
  36                 (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
  37
  38         /*
  39          * Shut down the LCD controller as it interferes with BootROM boot mode
  40          * pads sampling.
  41          */
  42         writel(LCDIF_CTRL_RUN, &lcdif_regs->hw_lcdif_ctrl_clr);
  43
  44         /* Wait 1 uS before doing the actual watchdog reset */
  45         writel(1, &rtc_regs->hw_rtc_watchdog);
  46         writel(RTC_CTRL_WATCHDOGEN, &rtc_regs->hw_rtc_ctrl_set);
  47
  48         /* Endless loop, reset will exit from here */
  49         for (;;)
  50                 ;
  51 }
  52
  53 /*
  54  * This function will craft a jumptable at 0x0 which will redirect interrupt
  55  * vectoring to proper location of U-Boot in RAM.
  56  *
  57  * The structure of the jumptable will be as follows:
  58  *  ldr pc, [pc, #0x18] ..... for each vector, thus repeated 8 times
  59  *  <destination address> ... for each previous ldr, thus also repeated 8 times
  60  *
  61  * The "ldr pc, [pc, #0x18]" instruction above loads address from memory at
  62  * offset 0x18 from current value of PC register. Note that PC is already
  63  * incremented by 4 when computing the offset, so the effective offset is
  64  * actually 0x20, this the associated <destination address>. Loading the PC
  65  * register with an address performs a jump to that address.
  66  */
  67 void mx28_fixup_vt(uint32_t start_addr)
  68 {
  69         /* ldr pc, [pc, #0x18] */
  70         const uint32_t ldr_pc = 0xe59ff018;
  71         /* Jumptable location is 0x0 */
  72         uint32_t *vt = (uint32_t *)0x0;
  73         int i;
  74
  75         for (i = 0; i < 8; i++) {
  76                 /* cppcheck-suppress nullPointer */
  77                 vt[i] = ldr_pc;
  78                 /* cppcheck-suppress nullPointer */
  79                 vt[i + 8] = start_addr + (4 * i);
  80         }
  81 }
  82
  83 #ifdef  CONFIG_ARCH_MISC_INIT
  84 int arch_misc_init(void)
  85 {
  86         mx28_fixup_vt(gd->relocaddr);
  87         return 0;
  88 }
  89 #endif
  90
  91 int arch_cpu_init(void)
  92 {
  93         struct mxs_clkctrl_regs *clkctrl_regs =
  94                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
  95         extern uint32_t _start;
  96
  97         mx28_fixup_vt((uint32_t)&_start);
  98
  99         /*
 100          * Enable NAND clock
 101          */
 102         /* Set bypass bit */
 103         writel(CLKCTRL_CLKSEQ_BYPASS_GPMI,
 104                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 105
 106         /* Set GPMI clock to ref_xtal / 1 */
 107         clrbits_le32(&clkctrl_regs->hw_clkctrl_gpmi, CLKCTRL_GPMI_CLKGATE);
 108         while (readl(&clkctrl_regs->hw_clkctrl_gpmi) & CLKCTRL_GPMI_CLKGATE)
 109                 ;
 110         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_gpmi,
 111                 CLKCTRL_GPMI_DIV_MASK, 1);
 112
 113         udelay(1000);
 114
 115         /*
 116          * Configure GPIO unit
 117          */
 118         mxs_gpio_init();
 119
 120 #ifdef  CONFIG_APBH_DMA
 121         /* Start APBH DMA */
 122         mxs_dma_init();
 123 #endif
 124
 125         return 0;
 126 }
 127
 128 u32 get_cpu_rev(void)
 129 {
 130         struct mxs_digctl_regs *digctl_regs =
 131                 (struct mxs_digctl_regs *)MXS_DIGCTL_BASE;
 132         uint8_t rev = readl(&digctl_regs->hw_digctl_chipid) & 0x000000FF;
 133
 134         switch (readl(&digctl_regs->hw_digctl_chipid) & HW_DIGCTL_CHIPID_MASK) {
 135         case HW_DIGCTL_CHIPID_MX23:
 136                 switch (rev) {
 137                 case 0x0:
 138                 case 0x1:
 139                 case 0x2:
 140                 case 0x3:
 141                 case 0x4:
 142                         return (MXC_CPU_MX23 << 12) | (rev + 0x10);
 143                 default:
 144                         return 0;
 145                 }
 146         case HW_DIGCTL_CHIPID_MX28:
 147                 switch (rev) {
 148                 case 0x1:
 149                         return (MXC_CPU_MX28 << 12) | 0x12;
 150                 default:
 151                         return 0;
 152                 }
 153         default:
 154                 return 0;
 155         }
 156 }
 157
 158 #if defined(CONFIG_DISPLAY_CPUINFO)
 159 const char *get_imx_type(u32 imxtype)
 160 {
 161         switch (imxtype) {
 162         case MXC_CPU_MX23:
 163                 return "23";
 164         case MXC_CPU_MX28:
 165                 return "28";
 166         default:
 167                 return "??";
 168         }
 169 }
 170
 171 int print_cpuinfo(void)
 172 {
 173         u32 cpurev;
 174         struct mxs_spl_data *data = MXS_SPL_DATA;
 175
 176         cpurev = get_cpu_rev();
 177         printf("CPU:   Freescale i.MX%s rev%d.%d at %d MHz\n",
 178                 get_imx_type((cpurev & 0xFF000) >> 12),
 179                 (cpurev & 0x000F0) >> 4,
 180                 (cpurev & 0x0000F) >> 0,
 181                 mxc_get_clock(MXC_ARM_CLK) / 1000000);
 182         printf("BOOT:  %s\n", mxs_boot_modes[data->boot_mode_idx].mode);
 183         return 0;
 184 }
 185 #endif
 186
 187 int do_mx28_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char *const argv[])
 188 {
 189         printf("CPU:   %3d MHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 190         printf("BUS:   %3d MHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000000);
 191         printf("EMI:   %3d MHz\n", mxc_get_clock(MXC_EMI_CLK));
 192         printf("GPMI:  %3d MHz\n", mxc_get_clock(MXC_GPMI_CLK) / 1000000);
 193         return 0;
 194 }
 195
 196 /*
 197  * Initializes on-chip ethernet controllers.
 198  */
 199 #if defined(CONFIG_MX28) && defined(CONFIG_CMD_NET)
 200 int cpu_eth_init(bd_t *bis)
 201 {
 202         struct mxs_clkctrl_regs *clkctrl_regs =
 203                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 204
 205         /* Turn on ENET clocks */
 206         clrbits_le32(&clkctrl_regs->hw_clkctrl_enet,
 207                 CLKCTRL_ENET_SLEEP | CLKCTRL_ENET_DISABLE);
 208
 209         /* Set up ENET PLL for 50 MHz */
 210         /* Power on ENET PLL */
 211         writel(CLKCTRL_PLL2CTRL0_POWER,
 212                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_set);
 213
 214         udelay(10);
 215
 216         /* Gate on ENET PLL */
 217         writel(CLKCTRL_PLL2CTRL0_CLKGATE,
 218                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_clr);
 219
 220         /* Enable pad output */
 221         setbits_le32(&clkctrl_regs->hw_clkctrl_enet, CLKCTRL_ENET_CLK_OUT_EN);
 222
 223         return 0;
 224 }
 225 #endif
 226
 227 __weak void mx28_adjust_mac(int dev_id, unsigned char *mac)
 228 {
 229         mac[0] = 0x00;
 230         mac[1] = 0x04; /* Use FSL vendor MAC address by default */
 231
 232         if (dev_id == 1) /* Let MAC1 be MAC0 + 1 by default */
 233                 mac[5] += 1;
 234 }
 235
 236 #ifdef  CONFIG_MX28_FEC_MAC_IN_OCOTP
 237
 238 #define MXS_OCOTP_MAX_TIMEOUT   1000000
 239 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 240 {
 241         struct mxs_ocotp_regs *ocotp_regs =
 242                 (struct mxs_ocotp_regs *)MXS_OCOTP_BASE;
 243         uint32_t data;
 244
 245         memset(mac, 0, 6);
 246
 247         writel(OCOTP_CTRL_RD_BANK_OPEN, &ocotp_regs->hw_ocotp_ctrl_set);
 248
 249         if (mxs_wait_mask_clr(&ocotp_regs->hw_ocotp_ctrl_reg, OCOTP_CTRL_BUSY,
 250                                 MXS_OCOTP_MAX_TIMEOUT)) {
 251                 printf("MXS FEC: Can't get MAC from OCOTP\n");
 252                 return;
 253         }
 254
 255         data = readl(&ocotp_regs->hw_ocotp_cust0);
 256
 257         mac[2] = (data >> 24) & 0xff;
 258         mac[3] = (data >> 16) & 0xff;
 259         mac[4] = (data >> 8) & 0xff;
 260         mac[5] = data & 0xff;
 261         mx28_adjust_mac(dev_id, mac);
 262 }
 263 #else
 264 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 265 {
 266         memset(mac, 0, 6);
 267 }
 268 #endif
 269
 270 int mxs_dram_init(void)
 271 {
 272         struct mxs_spl_data *data = MXS_SPL_DATA;
 273
 274         if (data->mem_dram_size == 0) {
 275                 printf("MXS:\n"
 276                         "Error, the RAM size passed up from SPL is 0!\n");
 277                 hang();
 278         }
 279
 280         gd->ram_size = data->mem_dram_size;
 281         return 0;
 282 }
 283
 284 U_BOOT_CMD(
 285         clocks, CONFIG_SYS_MAXARGS, 1, do_mx28_showclocks,
 286         "display clocks",
 287         ""
 288 );